單項選擇題

Verilog HDL的行注釋用符號（）開始，注釋到本*行結(jié)束。

A./*
B.//
C.--
D.*/

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單項選擇題

除了end或以end開頭的關(guān)鍵字（如endmodule）語句外，Verilog HDL的每條語句后必須要有（）。

A.逗號“，”
B.句號“。”
C.分號“；”
D.冒號“：”

單項選擇題

Verilog HDL程序的每個模塊的內(nèi)容都是嵌在（）兩語句之間。

A.start和endmodule
B.module和end
C.module和endmodule
D.start和endstart

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