A.條件相與的邏輯B.條件相或的邏輯C.條件相異或的邏輯D.三態(tài)控制電路
A.綜合就是將電路的高級(jí)語(yǔ)言轉(zhuǎn)化成低級(jí)的,可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件 B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求,需要對(duì)綜合加以約束,稱(chēng)為綜合約束 C.綜合可理解為,將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過(guò)程,并且這種映射關(guān)系不是唯一的 D.綜合是純軟件的轉(zhuǎn)換過(guò)程,與器件硬件結(jié)構(gòu)無(wú)關(guān)
A.信號(hào)相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。 B.信號(hào)的端口模式不必定義,它的數(shù)據(jù)既可以流進(jìn),也可以流出。 C.在同一進(jìn)程中,對(duì)一個(gè)信號(hào)多次賦值,其結(jié)果只有第一次賦值起作用。 D.信號(hào)在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。