多項(xiàng)選擇題

用Verilog HDL設(shè)計(jì)系統(tǒng)時(shí)，為了提高系統(tǒng)運(yùn)行速度（即速度優(yōu)化），可以使用哪些方法進(jìn)行優(yōu)化？（）

A.流水線設(shè)計(jì)
B.資源共享
C.邏輯優(yōu)化
D.串行化
E.寄存器配平
F.關(guān)鍵路徑法

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