多項(xiàng)選擇題

以下關(guān)于ADC和DAC數(shù)字部分布線說(shuō)法正確的有（）。

A.不同ADC/DAC器件的采樣時(shí)鐘之間不需要做等長(zhǎng)處理
B.當(dāng)信號(hào)線必須要跨分割時(shí)，跨接點(diǎn)選擇在跨接磁珠（或者0歐姆電阻）處
C.模擬信號(hào)優(yōu)先采用元件面直接走線，線寬≥10mil，采用隔層參考
D.數(shù)字部分的接收與發(fā)送分開布線，不要交叉走線，同組信號(hào)線并行走，并做等長(zhǎng)處理，走線間距滿足3W

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單項(xiàng)選擇題

某高精度ADC芯片輸出為12bitLVDS數(shù)據(jù)信號(hào)，輸入時(shí)鐘頻率為100Mhz，則這些LVDS數(shù)據(jù)應(yīng)該（）與等長(zhǎng)。

A.工作時(shí)鐘信號(hào)
B.采樣時(shí)鐘信號(hào)
C.輸入時(shí)鐘信號(hào)
D.隨路時(shí)鐘信號(hào)

單項(xiàng)選擇題

GMII總線是8bit并行同步收發(fā)，因此其時(shí)鐘信號(hào)TCLK和RCLK信號(hào)的頻率為（）。

A.100Mhz
B.125Mhz
C.200Mhz
D.50Mhz

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以下關(guān)于ADC和DAC數(shù)字部分布線說(shuō)法正確的有（）。

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某高精度ADC芯片輸出為12bitLVDS數(shù)據(jù)信號(hào)，輸入時(shí)鐘頻率為100Mhz，則這些LVDS數(shù)據(jù)應(yīng)該（）與等長(zhǎng)。

GMII總線是8bit并行同步收發(fā)，因此其時(shí)鐘信號(hào)TCLK和RCLK信號(hào)的頻率為（）。

以下關(guān)于ADC和DAC數(shù)字部分布線說(shuō)法正確的有（）。

某高精度ADC芯片輸出為12bitLVDS數(shù)據(jù)信號(hào)，輸入時(shí)鐘頻率為100Mhz，則這些LVDS數(shù)據(jù)應(yīng)該（）與等長(zhǎng)。

GMII總線是8bit并行同步收發(fā)，因此其時(shí)鐘信號(hào)TCLK和RCLK信號(hào)的頻率為（）。