單項(xiàng)選擇題
下列代碼準(zhǔn)確描述了Verilog HDL中各種縮位運(yùn)算操作。 module reduction (a, red_and, red_nand, red_or, red_nor, red_xor, red_xnor); input [3:0] a; output red_and, red_nand, red_or, red_nor, red_xor, red_xnor; assign red_and
A、011001
B、011010
C、101001
D、100110