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1.問答題設(shè)計(jì)一個(gè)帶使能和同步清0控制的增1減1四位二進(jìn)制計(jì)數(shù)器；計(jì)數(shù)結(jié)果要求是十進(jìn)制顯示，由兩位共陰極數(shù)碼管顯示。

2.問答題寫出五種以上的VHDL的預(yù)定義數(shù)據(jù)類型。

3.問答題設(shè)計(jì)一個(gè)帶計(jì)數(shù)使能、異步復(fù)位、同步裝載的可逆七位二進(jìn)制計(jì)數(shù)器，計(jì)數(shù)結(jié)果由共陰極七段數(shù)碼管顯示。

4.問答題設(shè)計(jì)一個(gè)具有同步置1，異步清0的D觸發(fā)器。

5.問答題敘述EDA的FPGA/CPLD設(shè)計(jì)流程，以及涉及的EDA工具及其在整個(gè)流程中的作用。

EDA技術(shù)問答題每日一練(2020.05.27)