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1 下列幾種仿真中考慮了物理模型參數(shù)的仿真是（）

2 除了end或以end開頭的關(guān)鍵字（如endmodule）語句外，Verilog HDL的每條語句后必須要有（）。

3 在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為（）。

4 在VHD、L中用（）來把特定的結(jié)構(gòu)體關(guān)聯(lián)一個確定的實(shí)體，為一個大型系統(tǒng)的設(shè)計(jì)提供管理和進(jìn)行工程組織。

5 在Verilog HDL中，連續(xù)賦值語句的“=”號兩邊的變量都應(yīng)該是（）。

EDA技術(shù)單項(xiàng)選擇題每日一練(2020.06.01)