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1.填空題在Verilog HDL的if語(yǔ)句中，系統(tǒng)對(duì)表達(dá)式的值進(jìn)行判斷，若值為0，x或z，則按（）處理，若為1，則按（）處理。

2.填空題MAX+plus Ⅱ支持原理圖、（）、（）語(yǔ)言及以波形與EDIF等格式的文件，并支持混合設(shè)計(jì)、（）仿真和（）仿真。

3.填空題EDA技術(shù)的應(yīng)用可概括為（）、（）、（）三個(gè)方向。

4.填空題VHDL的短標(biāo)識(shí)符名必須以（），后跟若干字母，數(shù)字和單個(gè)下劃線構(gòu)成，但最后不能為（）。

5.填空題NEXT語(yǔ)句主要用于在LOOP語(yǔ)句執(zhí)行中進(jìn)行有條件的或無(wú)條件的（）控制。

EDA技術(shù)填空題每日一練(2020.05.28)