單項(xiàng)選擇題

在Verilog HDL的常數(shù)中，未知數(shù)字是用（）表示。

A._
B.X
C.Z
D.W

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單項(xiàng)選擇題

Verilog HDL的行注釋用符號（）開始，注釋到本*行結(jié)束。

A./*
B.//
C.--
D.*/

單項(xiàng)選擇題

除了end或以end開頭的關(guān)鍵字（如endmodule）語句外，Verilog HDL的每條語句后必須要有（）。

A.逗號“，”
B.句號“。”
C.分號“；”
D.冒號“：”

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