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1.問答題設計一個格雷碼至二進制數的轉換器。

2 在一個VHDL設計中idata是一個信號，數據類型為integer，數據范圍0to127，下面哪個賦值語句是正確的。（）。

3.問答題指出信號和變量有哪些區(qū)別？

4 Verilog HDL的行注釋用符號（）開始，注釋到本*行結束。

5 在VHDL中（）不能將信息帶出對它定義的當前設計單元。

6 在VHDL中，IF語句中至少應有1個條件句，條件句必須由（）表達式構成。

7.填空題在VHDL中，預定義的（）可用于檢出時鐘邊沿，完成定時檢查，獲得未約束的數據類型的范圍等。

8.問答題設計一個比較電路，當輸入的8421BCD碼大于5時輸出1，否則輸出0。

9 在Quartus Ⅱ工具軟件中，完成編譯網表提取、數據庫建立、邏輯綜合、邏輯分割、適配、延時網表提取和編程文件匯編等打操作，并檢查設計文件是否正確的過程稱為（）

10 下列操作步驟中，不屬于時序仿真的為（）

EDA技術章節(jié)練習(2020.05.14)